Circuito Integrato Originale 28 PIN DALLAS DS1225Y-200 64 K - Nero

Riferimento 4.DS1225Y200-9221D3

Condizione: Ricondizionato

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  Circuito Integrato Originale 28 PIN DALLAS DS1225Y-200 64 K - Nero

  DESCRIZIONE ARTICOLO :

  La SRAM non volatile a 64k DS1225Y è una RAM non volatile a 65.536 bit, completamente statica organizzata come 8192 parole da 8 bit. Ogni NV SRAM ha una fonte di energia al litio autonoma e un circuito di controllo che monitora costantemente VCC per una condizione fuori tolleranza. Quando si verifica una tale condizione, il litio la fonte di energia si accende automaticamente e la protezione da scrittura è abilitata incondizionatamente per impedire il danneggiamento dei dati. La NV SRAM può essere utilizzata al posto delle esistenti 8k x 8 SRAM direttamente conformi al popolare standard DIP a 28 pin per byte. Il DS1225Y corrisponde anche alla piedinatura della EPROM 2764 o la EEPROM 2864, che consente la sostituzione diretta migliorando le prestazioni. Non c'è limite al numero di cicli di scrittura che possono essere eseguiti e nessun circuito di supporto aggiuntivo è richiesto per l'interfacciamento del microprocessore.

  MODALITA' DI LETTURA :

  Il DS1225Y esegue un ciclo di lettura ogni volta che WE (Write Enable) è inattivo (alto) e CE (ChipEnable) e OE (Output Enable) sono attivi (basso). L'indirizzo univoco specificato dai 13 ingressi di indirizzo (A0-A12) definisce a quale degli 8192 byte di dati si deve accedere. I dati validi saranno disponibili per gli otto driver di uscita dati entro TACC (tempo di accesso) dopo che il segnale di ingresso dell'ultimo indirizzo è stabile, fornendo che anche i tempi di accesso CE e OE siano soddisfatti. Se i tempi di accesso CE e OE non sono soddisfatti, l'accesso deve essere misurato dal segnale che si verifica in seguito e il parametro limitante è TCO per CE o TOE per l'ambiente operativo piuttosto che per l'accesso all'indirizzo.

  MODALITA' DI SCRITTURA :

  Il DS1225Y esegue un ciclo di scrittura ogni volta che i segnali WE e CE sono attivi (bassi) dopo l'indirizzo, gli input sono stabili. Il successivo fronte di discesa di CE o WE determinerà l'inizio della scrittura ciclo. Il ciclo di scrittura viene terminato dal fronte di salita precedente di CE o WE. Tutti gli ingressi di indirizzo devono essere mantenuti validi per tutto il ciclo di scrittura. Dobbiamo tornare allo stato alto per un tempo di recupero minimo (TWR) prima che possa essere avviato un altro ciclo. Il segnale di controllo OE deve essere mantenuto inattivo (alto) durante scrivere cicli per evitare conflitti di bus. Tuttavia, se i driver di uscita sono abilitati (CE e OE attivi), allora disattiveremo le uscite in TODW dal suo fronte di discesa.

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